目前几种主流的封装中存在着如下几种限制：
封装电感
内部焊线框架内的漏极、源极和栅极连接处会产生寄生电感。而源漏极电感将会以共源电感形式出现在电路中，将会影响MOSFET的开关速度。
封装电阻
MOSFET在导通时电阻即Rdson，这个电阻主要包括芯片内电阻和封装电阻。其中焊线等引入的封装电阻会因焊线数量的不同而有很大不同。
PN结到PCB的热阻
源极的热传导路径：芯片>焊线>外部引脚>PCB板，较长的热传导路径必然引起高热阻，且焊线较细较长，封装热阻会更高。
PN结到外壳的热阻
例如，标准的SO-8器件是塑封材料完全包封，由于塑料是热的不良导体，芯片到封装外壳的热传导很差。
改善的必要性
下面我们用例子说明一下改善这几方面的必要性。
图1
微处理器供电为例子，这是一个较为典型的BUCK同步整流的例子。简单分析可知。现时CPU的工作频率已经由MHz级转向GHz 级，工作电压为1.3V 左右。要求到供电电源上到MHz级电磁干扰在可控范围，输出电流0A~50A(考虑到笔记本电脑或平板电脑从“睡眠”到“大运算工作”，正常工作电流 10A~20A)。其典型输入电压为7.5V 到21V，电路中控制和续流用的功率器件普遍采用30V 的MOSFET。如图1所示。
此类电源系统的总体能效一般会要求在95%以上。
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如何提高总体能效?
要提高总体能效，我们要先对损耗产生机理进行分析。在此BUCK 同步整流电路中存在着多种功率损耗，这里主要考虑的损耗为开关管(Q1)和续流管(SR 同步整流管、Q2)的损耗。
从SR-BUCK 电路的工作原理可知：
Q1开通时，Q1存在着导通损耗、驱动损耗;
Q1关断时，有输出电容带来的损耗;
而Q2在工作区间除了导通损耗、驱动损耗、开关损耗、还有体内二极管损耗问题。
借IR的实验图方便分析：
图2
其中：Td 续流电流流向体二极管时间段;
Tramp Vds因漏极电感产生正向压降;
Tq 积聚Coss与Qrr电荷时间段;
我们把这些损耗分为三部分，它们和电路、器件的相关性如下：
导通损耗
与MOSFET的 Rdson相关。这容易理解，且随着输出电流的提高，Rdson损耗也会相应地增加;
与体二极管的正向电压Vsd相关。死区时间时，续流电流不得不从MOSFET沟道转而流向体二极管，并由此产生额外的体二极管损耗。体二极管的导通时间很短，仅为50ns至100 ns左右，因而，这损耗经常忽略不计。但是，当输出电压和体二极管Vsd相近时，这损耗就不能忽略了。
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栅极驱动损耗
取决于MOSFET的Qg。这也容易理解，MOSFET开启时，必须对栅极进行充电，栅极积聚总电荷量为Qg后MOSFET饱和导通。MOSFET关断时，则必须将栅极中的电荷放电至源极，这就意味着Qg将消散在栅极电阻和栅极驱动器中。
Qg与Rdson非线形反比。即并联多个MOSFET降低Rdson 而降低导通损耗时，因Qg增大令驱动损耗会相应增大。
Coss损耗与MOSFET的输出电容Coss相关。
Q2关断时，必须将输出电容充电至线电压，因此，在关断过程中产生的感应电量直接取决于MOSFET的Coss，且这些电量通过寄生电感、寄生电阻释放时将触发LC振荡，并会由此对Q2的Vds产生电压尖峰。
与MOSFET的反向恢复电荷Qrr有关
MOSFET关断时，必须将Qrr移走，这部分电量会加入到上面的LC振荡里。对一些专门为同步整流这方面设计的MOSFET器件来说，Qrr可以忽略不计，因为其对总功耗的影响微乎其微。
按上面的分类，容易看出，当输出电流小时，导通损耗相对小;输出电流大，导通损耗也相对大。而开关损耗(驱动损耗+输出电容损耗)变化不大。(想一下，笔记本电脑从“睡眠”到“正常工作”，工作电流范围：0A~20A。)
而三种损耗相对变化的幅度比例，我们再借IR的实测图例来说明。
图3
可看出，在轻负载条件下，导通损耗占总功耗的比例极低。在这种情况下，在整个负载范围内基本保持不变的开关损耗是主要损耗。但是，当输出电流较高时，导通损耗则成为最主要的损耗，其占总功耗的比例也最高。
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因此，要优化SR MOSFET的效率，必须找到开关损耗与导通损耗之间的最佳平衡点。
图4
如图4所示。当Rdson超出最优值时，总功耗将随Rdson的提高而线性增加。但当Rdson降至低于最优值时，总功耗也会因输出电容的快速增加而急剧上升。如图在1毫欧以下时，Rdson仅下降0.5毫欧姆，便会令总功耗提高一倍，从而严重降低电源转换器的效率。
说到这里，我们回过头，看看上面说到的焊线式封装在封装电阻和封装电感两方面的局限。
封装电阻的局限
以现在使用到的30V同步整流SR MOSFET，可达1~2毫欧姆的的导通电阻，而TO220的封装电阻在1毫欧姆左右，这样封装电阻占总Rdson的比例高达50%以上。在耐压高一些的 MOSFET中(耐压高，Rdson相对高)，这个比例会相对低一些。但和无引脚的SMD封装MOSFET比较，还是有一定差距的。看下面比较图：
图5
对同一工艺的MOS芯片，Rdson*Qg是相对固定值。选择封装电阻更低的封装形式，在低Rdson下，追求更低的Qg，更低的Coss，提供更多的选择。
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封装电感的局限
上面提到，SR MOSFET关断时，Coss和Qrr的电荷通过寄生电感、寄生电阻释放时将触发LC振荡，这样会造成一个过冲高压。因此需要尽量减少寄生电感。
图6
如TO220封装的寄生电感为10nH左右，甚至更高。无引脚SMD封装，得益于其无引脚设计以及所采用的铜带或夹焊技术，寄生电感可大大降低至0.2nH左右。以12V同步整流级为例，只要用低电感封装来取代TO220封装，就能将过冲电压降低10V，参见图6。
当电压应力较小时，可以使用电压值更低的MOSFET，以进一步优化系统的总体性能。上面说到的“无引脚SMD封装”，现在市场上常见到的，如：DFN封装(各厂家有不同命名)。
DFN封装，是在SO-8的基础上，对焊线互连形式进行改进，用金属带、或金属夹板代替焊线，降低封装电阻、封装电感，并且改善了热阻。DFN封装的MOSFET，在低压同步整流应用上的优势是显而易见的，各大半导体厂家都专门针对此封装形式推出了不少器件产品。
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